69430 - ARCHITETTURA DEI CALCOLATORI ELETTRONICI M

Conoscenze e abilità da conseguire

Illustrare le architetture digitali piú in uso per la elaborazione del segnale. Partendo dallo studio di alcuni significativi algoritmi di elaborazione del segnale audio e video, si desumono le specifiche che debbono essere soddisfatte da architetture hardware par la elaborazione del segnale. L’analisi delle architetture piú in uso, seriali e parallele, viene svolta osservando la stretta correlazione tra specifiche algoritmiche ed architetturali nell’ambito di questa classe di macchine.

Contenuti

Verranno considerati i seguenti aspetti dell'architettura dei calcolatori elettronici:
la pipeline non bloccante, la gerarchia delle memorie, la protezione e il supporto alla gestione dei processi, la gerarchia di bus, la gestione dell'input/output in DMA

OBIETTIVO DELL'INSEGNAMENTO
Obiettivo dell'insegnamento è aiutare lo studente a impadronirsi di un quadro di riferimento che gli consenta di affrontare con consapevolezza la progettazione digitale a diversi livelli di astrazione (dal componente al sistema, sia esso su singolo chip o su scheda).
POSIZIONAMENTO NEL PERCORSO FORMATIVO
Il modulo si colloca a valle degli insegnamenti di reti logiche, calcolatori elettronici, e fondamenti di informatica impartiti nelle lauree triennali dell'Ingegneria dell'Informazione dell'Università di Bologna.
L'insegnamento presuppone acquisite le conoscenze elementari di architettura dell'hardware dei calcolatori elettronici (Set di istruzioni Registro-Registro e Memoria-Registro, datapath e unità di controllo, pipeline a 5 stadi per set di istruzioni R-R (RISC), memorie, gestione delle interfacce di ingresso/uscita a interrupt e a controllo di programma, driver), e intende trasferire conoscenze più avanzate sull'architettura, sui principi di funzionamento, sulle prestazioni e sulla evoluzione dei calcolatori ad alta integrazione e larga diffusione.
In particolare il corso tratta i seguenti argomenti:

•     parallelismo a livello di istruzione, modelli di esecuzione bloccanti e non  bloccanti
•     set di istruzioni per architetture multitasking protette (architettura Intel a 32 bit, IA32)
•     gerarchia delle memorie
•     architetture di sistema multimaster con DMA controller e architetture multiprocessore a memoria condivisa con accesso uniforme alla memoria (architetture UMA)

Il corso si sofferma inoltre su alcune strutture che trovano impiego diffuso all'interno dei calcolatori ad alte prestazioni, come ad esempio le memorie associative.

Testi/Bibliografia

G. Bucci, Calcolatori elettronici - Architettura e organizzazione, McGraw-Hill
J. L. Hennessy, D. A. Patterson, Computer Architecture: a quantitative approach, Morgan Kaufmann
H. S. Stone, High Performance Computer Architecture,  Addison & Wesley

Modalità di verifica e valutazione dell'apprendimento

La verifica dell'apprendimento viene effettuata sul risultato di una prova scritta volta a verificare la preparazione dello studente sia sulla progettazione sia sull'architettura dell'hardware dei calcolatori.
La prova comprende due esercizi con alcune domande di teoria.
Lo studente dispone di 2 ore e mezzo per la prova di progetto  e di 45 minuti per la prova sull'architettura; durante lo svolgimento di ciascuna dei due esercizi lo studente ha libero accesso a tutta la documentazione e agli strumenti di calcolo che ha portato con sè.
Sul sito del corso sono disponibili alcuni testi di prove già assegnate con alcune tracce di soluzione.
lI docente si riserva di integrare la prova scritta con un colloquio.

Link ad altre eventuali informazioni

http://didattica.arces.unibo.it/course/view.php?id=66

Orario di ricevimento

Consulta il sito web di Tullio Salmon Cinotti