28011 - RETI LOGICHE T

Conoscenze e abilità da conseguire

Introduzione ai modelli e alle metodologie di progetto dei sistemi digitali. Analisi e sintesi di reti combinatorie, reti sequenziali asincrone, reti sequenziali sincrone.

Contenuti

POSIZIONAMENTO DI RETI LOGICHE NEL PERCORSO FORMATIVO
Prerequisiti

• Nessuno

Principali adiacenze a valle:

• Calcolatori Elettronici T e M, Elettronica T (cioè Elettronica digitale), Progetto di Sistemi Elettronici T

PROGRAMMA
Macchine digitali e reti logiche
Codifica delle informazioni - principali codici numerici e alfanumerici
Modelli e metodi di analisi e sintesi delle reti logiche combinatorie e sequenziali:

• Reti combinatorie 
• algebra della commutazione
• i principali componenti combinatori: decoder, multiplexer, operatori aritmetici
• sintesi minima e sintesi basata sulle espressioni generali e sui teoremi di espansione (Multiplexer, LUT e ROM)

• Reti sequenziali - automi a stati finiti
• reti sequenziali asincrone e il FF-SR
• reti sequenziali sincrone e il FF-D
• reti sequenziali sincrone comunemente impiegate come componenti di sistemi digitali:
• contatori e registri di vario tipo
  

Composizione di contatori, registri e reti combinatorie programmabili.
Introduzione all'architettura di un calcolatore: Data Path e Unità di controllo

Testi/Bibliografia

Roberto Laschi, Reti Logiche, Progetto Leonardo, Bologna
R. Laschi, M.Prandini, Reti Logiche, Esculapio
Peter J.Ashenden, Digital Design An Embedded Systems Approach Using VHDL, Morgan Kaufmann (Only chapters 1 to 4 and 6 are relevant to the course).

Metodi didattici

L'insegnamento è organizzato in:

1. lezioni frontali svolte principalmente alla lavagna, con il supporto di lucidi proiettati
2. esercitazioni di laboratorio finalizzate alla comprensione della metodologia di progetto delle reti logiche con sitemi di Computer Aided Design: design entry e design verification (verifica funzionale e delle temporizzazioni)

Modalità di verifica e valutazione dell'apprendimento

L'esame consiste di una prova scritta obbligatoria della durata di 3 ore.
La prova prevede lo svolgimento di due esercizi, di cui uno di sintesi di una rete sincrona, ed un secondo su altre parti del corso.
Il docente si riserva di eseguire una verifica ulteriore basata su una prova orale.

Strumenti a supporto della didattica

Gruppi di due o tre studenti - possibilmente appartenenti a  corsi di studio diversi - parteciperanno settimanalmente a esercitazioni di laboratorio in cui si utilizzerà lo strumento Quartus di Altera per disegnare e simulare circuiti logici mappati su Gate Array Programmabili (FPGA).

Link ad altre eventuali informazioni

http://didattica.arces.unibo.it/index.php?dbName=tsalmon

Orario di ricevimento

Consulta il sito web di Tullio Salmon Cinotti